在下面的Verilog中,分配寄存器rotationDoneR分配给信号,然后将另一个寄存器rotationDoneRR分配给同一个寄存器.这是否意味着两个寄存器保持相同的值并且条件永远不变？
input wire RotationDone; // from the module definition
reg rotationDoneR;
reg rotationDoneRR;
rotationDoneR <= RotationDone;
rotationDoneRR <= rotationDoneR;
if ( rotationDoneR && (! rotationDoneRR ) ) begin
InterruptToCPU <= 1;
end
谢谢你的任何澄清!