小编dan*_*bra的帖子

我在Chisel3中编写了一个单周期CPU，该CPU实现了大多数RV32I指令（CSR，Fence，ECALL / BREAK，LB / SB除外，稍后可能会提供这些指令）。目前，指令已在指令存储器中进行了硬编码，但是我将对其进行更改，以便它从文件中读取指令。我在如何实际模拟设计方面遇到麻烦。这是我将所有组件“粘合”在一起的代码。

class Core extends Module {
  val io = IO(new Bundle {
    val dc = Input(Bool())
})
io := DontCare

val pc          = RegInit(0.U)
val pcSelect    = Module(new PcSelect())
val pcPlusFour  = Module(new Adder())
val alu         = Module(new ALU())
val aluControl  = Module(new AluControl())
val control     = Module(new Control())
val immGen      = Module(new ImmGen())
val branchLogic = Module(new BranchLogic())
val branchUnit  = Module(new Adder())
val jumpReg     = Module(new JumpReg())
val regFile     = Module(new RegFile())
val jumpAdder …