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Verilog:是否可以进行索引实例化?

我有一个文件,类似于

module AB(A,B,Out);
  input A,B;
  output Out;

  wire Out;
  assign Out = A & B;
endmodule
Run Code Online (Sandbox Code Playgroud)

我需要使用N个这个计算.即我有一个= 1001; b = 0001,我需要执行像按位AND这样的操作,并且我有N位.

我用它作为实例化:

op[0] = a[0] & b[0];
op[1] = a[1] & b[1];
op[2] = a[2] & b[2];
op[3] = a[3] & b[3];
op[4] = a[4] & b[4];
Run Code Online (Sandbox Code Playgroud)

当我试图用索引i做这个时,我有:

AB g(a[i],b[i],Op[i]) for i = 0 to N-1. 
Run Code Online (Sandbox Code Playgroud)

如果我这样做,它说AB是未申报的.

这不可能吗?如果是这样,有什么替代方案?

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