小编Bha*_*ola的帖子

module sobel_CI(a,result,clock);

input clock;
input [31:0] a[0:3];

output [31:0] result;
assign result= a[0]+a[1]+a[2]+a[3];
endmodule

我正在尝试在Verilog中进行数组声明,但它显示错误:

带有解压缩数组的函数参数需要systemverilog扩展.

我的阵列出了什么问题？