小编Hoo*_*hoo的帖子

这似乎不是一件容易的事情，甚至是不可能的，但我们正在使用一种命名约定，在 verilog 中为输入/输出使用前缀或后缀“i_”或“o_”的信号。

是否有一些方法可以在 chisel 库中混淆或覆盖它？

我看到除了时钟和复位，所有信号都有“io”前缀。是否可以只使用“i”作为输入和“o”作为输出？