我有verilog总是阻止如下:
always @ (a) begin if(1) begin .. end if(0) begin ... end end
是否if(1)意味着一旦触发always块,该语句就会一直执行? 那有什么意义if(0)呢?什么时候执行?
if(1)
if(0)
注意:这是遗留代码,我不是它的所有者.
if-statement verilog
if-statement ×1
verilog ×1