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Verilog:如果if(1)始终为真,为什么会出现if(0)?

我有verilog总是阻止如下:

always @ (a)
begin

  if(1) begin
    ..
  end 

  if(0) begin
    ...
  end

end
Run Code Online (Sandbox Code Playgroud)

是否if(1)意味着一旦触发always块,该语句就会一直执行?
那有什么意义if(0)呢?什么时候执行?

注意:这是遗留代码,我不是它的所有者.

if-statement verilog

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