小编Ahm*_*lah的帖子

我已经阅读了有关参数以及如何在模块实例化时重新定义它们但是如果我在模块内的模块内部有一个参数说我有一个名为gen的小模块怎么办？

module gen(input,output);
parameter n=2;
parameter m=10;
//do something
endmodule

该模块在名为top的另一个模块中实例化

module top(inputs,output);
gen gen1(inputs,output);
//do something
endmodule;   

我试图在大模块上制作一个测试平台,我需要重新定义两个参数n和m

module tb;
reg input;
wire output;
top top1(input,output)
endmodule;

我怎么能在verilog中写出来？