小编sem*_*tic的帖子

我不熟悉verilog.我尽力尝试转换它.

虽然模拟时钟从'0'变为'x',这很奇怪.我怀疑这部分是问题所在

repeat(9) @(posedge clk);
   DataIn_i <= 1'b1;
   DataIn_q <= 1'b1;
@(posedge clk);
  FillSel <= 1'b0;
  DataIn_i <= 1'b0;
  DataIn_q <= 1'b0;

这里有两个长椅的链接.

Verilog工作台 - http://a.pomf.se/fvamqd.v Vhdl工作台 - http://a.pomf.se/riolvf.vhd

欢迎任何意见,提前谢谢.

编辑:任何人都可以解释上面给出的verilog代码？