小编Mic*_*ael的帖子

我已经构建了一个8*2bits阵列来表示Verilog中的一块内存

reg [1:0] m [0:7]

该存储器有一个复位信号,如果复位为1,则该存储器中的所有位应复位为0.但我不知道如何以简洁的方式设置m的所有位,因为如果有数百位在内存中数千位,以下方式显然是不可行的.

always@(posedge clk or posedge reset)
begin
  if (reset) 
    begin
      m[0]<=2'b00;
      m[1]<=2'b00;
      m[2]<=2'b00;
      m[3]<=2'b00;        
      m[4]<=2'b00;
      m[5]<=2'b00;
      m[6]<=2'b00;
      m[7]<=2'b00;
    end
  else
    ....
end

对不起这样的一般性问题.我有Verilog的经验,但对FPGA和Quartus II不熟悉.我使用Quartus II来尝试编译设计并查看设计使用了多少逻辑.我按照Altera的Quartus II快速教程进行了操作.http://www.altera.com/literature/manual/mnl_qts_quick_start.pdf

然而,在分析和综合步骤之后,我注意到根本没有逻辑利用.只能看到顶部模块的两个输入引脚.

我设计的顶层模块是

RiSC(clk,reset)

当然,在编译之后,仍然只有两个引脚.

你有没有遇到过这个问题？你能给我一些提示吗？该设计包含数百行verilog代码,因此应该有逻辑利用率.

谢谢!