小编Bri*_*ton的帖子

如果你现在要重新实现SO,你会使用什么技术？如果您受限于Java技术,您将使用哪些技术.

什么是p4win gui客户端中的"Switch Port Client User"的命令行等效命令？

我已经在一个端口下登录但现在我正在尝试连接到同一服务器上的不同端口以访问单独的源控制文件库.我认为它将涉及使用:

p4 login

但是,读取"登录"的"帮助"并不会显示指定端口号的选项.用户名和客户端名称都保持不变,只需更改端口号即可.

我正在使用verilog设计芯片.我有一个3位计数器.我希望当计数器处于第8个循环时,应该有一个时钟故障然后正常工作.在verilog设计中可能产生时钟故障的方法是什么？

如果我有一个32位的二进制补码数,我想知道最简单的两种数字相同的方法是什么...什么是最快的按位运算符才能知道这个？我知道xor'ing这两个数字并检查结果是否正常...其他任何一个？

如果一个数字大于0怎么样？我可以查看第31位以查看它是否大于或等于0 ..但是bgtz怎么样？

我试图生成随机单位,只要你想要一个正常的随机化,这很简单:

wire R;
assign R = $random % 2;

我正在寻找的是一种加权概率,如:

wire R;
assign R = 60%(0) || 40%(1);

请原谅我,如果它不符合标准的Verilog代码,那只是想知道我想要什么.谁能帮我吗？谢谢

我正在用累加器编写一个4位二进制加法器:

library ieee;
use ieee.std_logic_1164.all;

entity binadder is
    port(n,clk,sh:in bit;
        x,y:inout std_logic_vector(3 downto 0);
        co:inout bit;
        done:out bit);
end binadder;

architecture binadder of binadder is
    signal state: integer range 0 to 3;
    signal sum,cin:bit;
begin
    sum<= (x(0) xor y(0)) xor cin;
    co<= (x(0) and y(0)) or (y(0) and cin) or (x(0) and cin);

    process
    begin
        wait until clk='0';
        case state is
            when 0=>
                if(n='1') then
                    state<=1;
                end if;
            when 1|2|3=>
                if(sh='1') then
                    x<= sum & x(3 downto 1);
                    y<= y(0) …

我使用ternary翻译了以下代码.但是,我知道它有问题.有人可以指出我正确的方向吗？

ForwardA = 0;
ForwardB = 0;

//EX Hazard
if (EXMEMRegWrite == 1) begin
 if (EXMEMrd != 0)
    if (EXMEMrd == IDEXrs)
        ForwardA = 2'b10;
   if (EXMEMrd == IDEXrt && IDEXTest == 0)
        ForwardB = 2'b10;
end


//MEM Hazard

if (MEMWBRegWrite == 1) begin
 if (MEMWBrd != 0) begin
    if (!(EXMEMRegWrite == 1 && EXMEMrd != 0 && (EXMEMrd == IDEXrs)))
            if (MEMWBrd == IDEXrs)
                ForwardA = 2'b01;
    if (IDEXTest == 0) begin
        if (!(EXMEMRegWrite == 1 && EXMEMrd != …

我有一个 FIFO，它有一个看起来像这样的接口：

entity fifo is
    port (
    CLK               : IN  std_logic := '0';
    DIN               : IN  std_logic_vector(31 DOWNTO 0);
    ALMOST_EMPTY      : OUT std_logic;
    ALMOST_FULL       : OUT std_logic;
    DOUT              : OUT std_logic_vector(31 DOWNTO 0);
    ...
    WR_ACK            : OUT std_logic
);
end fifo;

这个接口是给定的，我不能改变。现在的事情是，出于调试目的，我想看看向/从 FIFO 写入和读取的内容。换句话说，理想情况下，我想分配两个调试 FIFO 的输入和输出值，即。

  DBG_FIFO_IN  <= DIN;
  DBG_FIFO_OUT <= DOUT;

出于显而易见的原因，第二个任务给了我以下错误消息：

[exec] ERROR:HDLParsers:1401 - 无法读取模式 OUT 的对象 DOUT。

所以我想知道是否有任何方法可以将 DOUT 值分配给我的调试符号。接口是给定的，所以我不能让 DOUT 成为输入输出信号。

非常感谢有用的评论！

我不知道下面的代码有什么问题,有人可以帮我调试

module iloop(z,a);
    input [31:0] a;
    output z;
    reg [4:0] i;
    reg s, z;
    initial begin
    s = 0;
    for(i=0; i<32; i=i+1)  s = s | a[i];
    z = !s;
    end
    endmodule

我试图减少我的vhdl代码中的逻辑元素的数量.我正在使用quartus II来编程Altera DE2 FPGA.有人可以就我如何做到这一点给出一些建议吗？

谢谢

我正在尝试使用Perl脚本中的cURL下载并输出到文件.

1)我必须通过下面的用户名和密码.我应该使用什么开关？

2)当我执行Perl脚本时,这就是我得到的:

Can't locate WWW/Curl.pm in @INC (@INC contains: f:/Perl/site/lib f:/Perl/lib .)
 at onesec.pl line 9.
BEGIN failed--compilation aborted at haroldonesec.pl line 9.

use WWW::Curl;
curl http://download2.emu-lochard.com/sfo1/gru?start-time=2009-08-15+00%3A00%3A00&end-time=2009-08-15+12%3A59%3A59&time-zone=GMT&metric=laeq --data --O curllaeq.txt

3)我如何使用Wget做同样的事情？

我使用以下但收到错误:

use LWP::Simple;
wget --user=username --password=password http://download2.emu-lochard.com/sfo1/gru?start-time=2009-08-15+00%3A00%3A00&end-time=2009-08-15+12%3A59%3A59&time-zone=GMT&metric=laeq -O laeq.txt