我一直遇到一些我写的VHDL代码的问题(如果你很好奇,请参阅我的另一个问题:VHDL integer'image返回"0").我需要一些方法来查看我的变量发生了什么.我读到的所有内容似乎表明我应该能够使用'report'语句来查看输出,但我读过的内容并没有告诉我在哪里可以看到这个输出.
所以我的问题是:
我正在编写VHDL代码并编写Altera DE2 FPGA板...我可以使用报表语句来获取一些输出,如果是,如何？目前我正在使用Altera的Quartus II软件.我试图安装ModelSim,但是学生版似乎不适用于Windows 7(我甚至无法安装程序显示出来......运行安装程序只是留下悬空过程).
谢谢!
Philippe 和 Martin 都为您的问题提供了很好的答案，但我想强调 VHDL 是什么的一个重要方面。VHDL 是一种服务于两个完全不同目的的工具。
一方面，它是一种用于描述并发系统的行为建模语言。您的模型被编译为可执行文件并在您的计算机上运行。这就是我们所说的模拟器。它让您可以在执行的各种状态期间检查模型，并在您进入下一步之前轻松调试您的设计：实现。
VHDL 还用作描述硬件架构的元语言，称为 RTL。该描述被转换为您的架构（综合）支持的原语列表，然后放置并路由到物理设备中。
了解这两种用法之间的区别以充分利用该语言非常重要。快乐编码！
report语句将其输出打印到模拟器的控制台.如果你使用Altera,你可能想要他们发布的ModelSim版本.
a := 5;
report "The value of 'a' is " & integer'image(a);
人们还使用波迹来调试他们的代码.但是你也需要你的模拟器.
您需要找到一种方法来在Windows 7上安装ModelSim.