系统verilog中没有类型的输入

Question

我在的输入和输出的系统Verilog代码decleration为例遇到module没有说明他们的类型,例如logic,wire...

module mat_to_stream (
  input [2:0] [2:0] [2:0] a,b,
  input newdata,
  input rst, clk,
  output [2:0] [7:0] A_out, B_out);
  ...rest of code...

陈述logic和不陈述任何类型之间的差异是什么？

Answer 1

说明logic和不说明任何类型之间没有区别.

input newdata,

相当于

input logic newdata,

SystemVerilog IEEE Std(1800-2009)在以下章节中描述了这一点:"23.2.2.3确定端口类型,数据类型和方向的规则".