如何在Chisel(regmap)中迭代类似的寄存器定义

Question

我有一些类似的寄存器定义,我想在regmap构造下编写.我的代码目前看起来像这样:

val regs = RegInit(Vec(Seq.fill(5)(0.U(32.W))))

regmap (
...
0x30 -> Seq(RegField(32,regs(0),RegFieldDesc("reg0",""),
0x34 -> Seq(RegField(32,regs(1),RegFieldDesc("reg1",""),
0x38 -> Seq(RegField(32,regs(2),RegFieldDesc("reg2",""),
0x3C -> Seq(RegField(32,regs(3),RegFieldDesc("reg3",""),
0x40 -> Seq(RegField(32,regs(4),RegFieldDesc("reg4",""),
...

) 

我的问题是,有没有办法使用Scala迭代器之一以更简洁的方式编写上述内容？我的另一个要求是我仍然需要能够在这个迭代器之前和之后添加寄存器(3个点线).

我相信,使用迭代器可以很好地防止复制/粘贴错误并且看起来更好.
在此先感谢您的帮助.

Answer 1

我认为这个模式可能是这样的

val regs = RegInit(Vec(Seq.fill(5)(0.U(32.W))))

val tuples = regs.zipWithIndex.map { case (reg, i) =>
  (0x30 + (i * 4)) -> Seq(RegField(32,regs,RegFieldDesc(s"reg$i","")))
}
regmap(tuples :_*)

唯一的神奇之处在于 :_* 它将序列转换为参数列表。您也不需要我使用的多个步骤，我只是想让您轻松了解正在发生的情况。