将STD_LOGIC连接到一位STD_LOGIC_VECTOR

Question

我正在使用Xilinx ISE，并使用CORE Generator和Architecture Wizard生成了内存。

问题在于它创建了一个写使能信号（wea）作为STD_LOGIC_VECTOR（0到0），并导致类型不匹配：

第###行：encnt附近类型错误；当前类型为std_logic; 预期的类型std_logic_vector

如何将encntstd_logic转换为一点std_logic_vector？

（ISE不允许我从内存文件中更改Wea。）

Answer 1

这些IP块是一种非常常见的情况。您可以std_logic像这样轻松地关联您的信号：

wea(0) => encnt,

而不是wea整体关联，而只是关联一个元素(0)。由于wea只有一个元素，因此分配了整个向量。