系统Verilog - 带或的情况

Question

我怎么能用或创建案例？

就像是:

string str;

case (str)
   "abc" || "dfg": begin
       //some code
   end
   "yfg": begin
       //some code
   end
   default: //some code
endcase

Answer 1

您可以case使用以下逗号创建一个OR:

string str;

case (str)
   "abc" , "dfg": begin  
       //some code
   end
   "yfg": begin
       //some code
   end
   default: //some code
endcase

你正在做的事情略有不同||.您将呈现case语句的替代列表,而不是将多个表达式ORing在一起以提供该case语句的替代方法.