在合成Verilog代码时如何摆脱敏感度列表警告？

Question

我收到的警告是:

始终阻止的灵敏度列表中缺少一个或多个信号.

always@(Address)begin
  ReadData = instructMem[Address];
end

我如何摆脱这个警告？

Answer 1

Verilog不需要灵敏度列表中的信号名称.使用@*语法表示always每当任何输入信号发生变化时都应触发该块:

always @* begin 
    ReadData = instructMem[Address]; 
end