Verilog中$ stop和$ finish的区别是什么？

Question

我正在使用GUI模拟器,他们似乎都做同样的事情.

Answer 1

$finish 退出模拟并将控制权交还给操作系统.

$stop 暂停模拟并将模拟器置于交互模式.

Answer 2

根据IEEE Verilog标准(1364-2005,第17.4节"模拟控制系统任务"),$stop应暂停模拟,并$finish应使模拟器退出并将控制权传回主机操作系统.当然,不同的模拟器可以以微妙的不同方式实现规范,并且并非所有模拟器都100%符合规范.

模拟器的文档可能会提供有关其行为的更详细说明,尤其是在GUI与命令行模式方面.

Answer 3

这个链接在某种程度上解释了这一点。

$stop - When Verilog encounters a $stop, it pauses as if you sent a Ctrl-C.

$finish - Verilog exits as if you sent Ctrl-D when it encounters $finish.

摘自本简介PDF 的第 15 页。

干杯