System Verilog中的++运算符是阻塞还是非阻塞？

Question

良好的编码约定表明我们应该在组合块中使用阻塞分配,在顺序块中使用非阻塞分配.我想++在组合块中使用运算符,但我不知道它是否阻塞.这段代码也是如此:

input [3:0] some_bus;
logic [2:0] count_ones;
always_comb begin
  count_ones = '0;
  for(int i=0; i<4; i++) begin
    if(some_bus[i])
      count_ones++;
  end
end

相当于:

input [3:0] some_bus;
logic [2:0] count_ones;
always_comb begin
  count_ones = '0;
  for(int i=0; i<4; i++) begin
    if(some_bus[i])
      count_ones = count_ones + 1;
  end
end

或这个:

input [3:0] some_bus;
logic [2:0] count_ones;
always_comb begin
  count_ones = '0;
  for(int i=0; i<4; i++) begin
    if(some_bus[i])
      count_ones <= count_ones + 1;
  end
end

我确实看过1800-2012标准,但无法弄明白.一个答案指出标准中适当的部分将不胜感激.

Answer 1

根据IEEE Std 1800-2012的第11.4.2节,它是封锁的.

SystemVerilog包括C递增和递减赋值运算符++ i, - i,i ++和i--.在表达式中使用时,这些不需要括号.这些递增和递减赋值运算符表现为阻塞赋值.