为什么我的设计由Quartus II成功编译但没有逻辑利用？
Mic*_*ael 0 verilog compilation fpga
对不起这样的一般性问题.我有Verilog的经验,但对FPGA和Quartus II不熟悉.我使用Quartus II来尝试编译设计并查看设计使用了多少逻辑.我按照Altera的Quartus II快速教程进行了操作.http://www.altera.com/literature/manual/mnl_qts_quick_start.pdf
然而,在分析和综合步骤之后,我注意到根本没有逻辑利用.只能看到顶部模块的两个输入引脚.
我设计的顶层模块是
RiSC(clk,reset)
当然,在编译之后,仍然只有两个引脚.
你有没有遇到过这个问题？你能给我一些提示吗？该设计包含数百行verilog代码,因此应该有逻辑利用率.
谢谢!