我试图生成随机单位,只要你想要一个正常的随机化,这很简单:
wire R;
assign R = $random % 2;
我正在寻找的是一种加权概率,如:
wire R;
assign R = 60%(0) || 40%(1);
请原谅我,如果它不符合标准的Verilog代码,那只是想知道我想要什么.谁能帮我吗？谢谢
always_ff我对语句和的用法感到困惑always_latch。前者将用作：
always_ff @ (posedge clk)
begin
a <= b;
end
而后者：
always_latch
begin
a <= b;
end
第一个仅由时钟的正边沿激活，并与非阻塞分配相结合，产生 FF。
显然被always_latch认为代表锁存器，但是为什么要使用非阻塞赋值呢？
always_comb使用阻塞赋值不是更好吗？