小编Pre*_*ets的帖子

我有一个模块:

module abc(
  input  in1,
  input  in2,
  output in3
);

在另一个主模块中实例化该模块:

abc name_abc(in1, in2, out);

现在in1基于其他一些信号而改变.根据我的理解,实例化会创建一个逻辑块,现在我想使用已经创建但具有不同输入或更新输入的块.有没有办法在verilog中这样做？

我想做的是:

abc name_abc(in1_updated, in2, out);