小编Hir*_*ani的帖子

我对 SystemVerilog 的“default_nettype 指令”有疑问。

默认情况下，下面的代码是可以的。

module m1 (
   input  logic i1,
   output logic o1
   );

   logic  l1;
   assign l1 = i1;
   assign o1 = l1;
endmodule

但是，当我将默认网络类型更改为none：

`default_nettype none

只有 i1 会导致错误：

ERROR: [VRFC 10-1103] net type must be explicitly specified for i1 when default_nettype is none ...

我的问题是为什么只会input logic i1导致错误并需要明确的wire，但output logic o1不会logic l1。