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VHDL:是否可以定义带记录的泛型类型?

我试图定义一个复杂的类型(即,一个由实部和虚部组成的类型),并试图找到一种方法使其成为通用的.

This my current static code:

  type complex_vector is record
    Re : signed(15 downto 0);
    Im : signed(15 downto 0);
  end record;
Run Code Online (Sandbox Code Playgroud)

现在我想知道是否有办法使这个通用,换句话说就像:

  type complex_vector (Generic: Integer := WIDTH) is record
    Re : signed(WIDTH downto 0);
    Im : signed(WIDTH downto 0);
  end record;
Run Code Online (Sandbox Code Playgroud)

我试图谷歌寻求解决方案以及浏览我的书籍,但我找不到任何解决方案.真的没有吗?没有记录,就可以做出类似这样的事情:

type blaaa is array (NATURAL range <>) of STD_LOGIC;
Run Code Online (Sandbox Code Playgroud)

感谢您的任何意见

编辑:

或者我可以做以下的事情吗?

type complex_primitives is (re, im);
type complex_vector is array (re to im) of signed(natural range <>);
Run Code Online (Sandbox Code Playgroud)

编译器抱怨但..

types records definition vhdl

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