小编VJK*_*RAN的帖子

我试图将信号延迟五个时钟周期..

 process (read_clk)
begin
if (rising_edge(read_clk)) then
    rd_delay <= rd_en;
end if;
end process;

delay3 <= not(rd_en) and rd_delay;

通过边缘检测技术，这会给我一个时钟周期的延迟，但我需要五个时钟周期。

谢谢你们。