当我使用 Yosys 和 arachne-pnr 合成一个空电路时，我得到了一些不规则的位：
\n\n.io_tile 6 17\nIoCtrl IE_1\n\n.io_tile 6 0\nIoCtrl REN_0\nIoCtrl REN_1\n这些也是我迄今为止可以生成的所有其他文件的一部分。由于未使用的 I/O 块同时设置了 IE 位，因此我将其读作：
\n\n但是，根据文档，没有 IE/REN 块 6 17 0。\n这些位的含义是什么？如果因为块不存在而未设置块 6 17 0 的 IE 位，为什么其他不存在块的位也未设置呢？其他 IE/REN 块似乎对应于 I/O 块 6 0 1 和 7 0 0。这些块的作用是什么？为什么它们总是配置为输入？
\n\n技术库条目SB_IO没有提及 IE 位。与PIN_TYPE参数设置有何关系？
当我使用 I/O 引脚作为输入时，REN 位被设置（上拉电阻被禁用）。这表明上拉电阻主要是为了防止未使用的引脚浮动，而不是为有条件连接的输入（例如按钮）提供上拉电阻。这个假设正确吗？使用内部上拉电阻可以达到这个目的吗？ …