小编Hay*_*ily的帖子

我在这里和Verilog一样新...我想问一下这个程序中=和<=之间的区别？以及如何打印数据的价值？

    module always_example();
reg clk,reset,enable,q_in,data;

always @ (posedge clk)
if (reset)  begin
   data <= 0;
end else if (enable) begin   
   data <= q_in;
end
// if i put     $print("data=%d", data);   there is error
endmodule