我正在学习verilog,我已经阅读了一些教程,但我对此有点困惑:
何时以及为何使用"assign"关键字以及何时以及为何使用"<="运算符.在什么情况下？我很清楚"<="和"="之间的区别,即非阻塞和阻塞,但除此之外,一些文献首先使用"assign",其他文档甚至不使用此关键字.
例:
分配var_z = x | ~y
var_z <= a + b
谢谢.
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