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如何在 SystemVerilog 中签署扩展?

下面是我的模块的代码:

module sext(input in[3:0], output out[7:0]);

    always_comb
        begin
            if(in[3]==1'b0)
                assign out = {4'b0000,in};
            else
                assign out = {4'b1111,in};
        end

endmodule
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由于某种原因,这不起作用。它不是符号扩展,而是零扩展。为什么会出现这种情况的任何想法?

system-verilog

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