小编Col*_*lin的帖子

我正在尝试使用generate块在Verilog中实例化一些模块,因为我将实例化其中的可变数量.

genvar i;
generate
    for (i=1; i<=10; i=i+1) begin
    status whatever_status (
        .clk(clk),
        .reset_n(reset_n),
        .a(a[i]),
        .b(b[i]),
        .out(out[i])
    );
end 
endgenerate

a&b被声明为父模块的输入数组,out并被声明为连线数组.

我在这做错了什么？这是Verilog不允许的吗？Quartus告诉我:

Error (10644): Verilog HDL error at driver.v(63): this block requires a name

第63行是上面的for循环.任何帮助表示赞赏!