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我在为项目编写测试平台时遇到了这个问题.我发现如何$random在verilog中使用但由于某种原因它会给我带来奇怪的结果.我有2个16位暂存器称为A和B,我用随机数测试它0-10之间的每一个的第二输出是一个值,其是可以在具有16位的最大值.我想知道是否有其他人有类似的问题,可以提供帮助.谢谢

reg[15:0]a;
reg[15:0]b;

 integer seed,i,j;
 initial begin 


   for (i=0; i<6; i=i+1)
    begin
      a=$random%10; 
      #100;
      b=$random%20;
    $display("A %d, B: %d",a,b);    
   end 
$finish;