小编Sas*_*vic的帖子

有人可以解释一下 VHDL 的to_unsigned是如何工作的或者确认我的理解是正确的吗？例如：

C(30 DOWNTO 0) <= std_logic_vector (to_unsigned(-30, 31))

这是我的理解：

• -30 是有符号值，以位表示为 1111111111100010
• 所有位都应反转并添加“1”以构建 C 的值
• 0000000000011101+0000000000000001== 0000000000011111

我需要一个正则表达式,它将匹配字符串中最后一个点之前的所有内容.例如,我有这样的文字: if_blk4.if_blk1.if_blk1 我想得到if_blk4.if_blk1.

谢谢!