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我正在尝试在 verilog 中创建一个计数器，我想知道如何将连续部分与组合部分分开。

我有这个模块，它工作正常，但我不知道如何拆分它？

module counter4bits(
    input clk_i,
    input rst_n_i,
    input enable_i,
    input   up_down_i,
    output reg[3:0] val_o);

    always@(posedge clk_i) begin
        if (rst_n_i == 1)
            val_o <= 0;
        else if(enable_i == 1)
            val_o <= val_o + 1;
        end

endmodule