我正在使用赛灵思的 vivado 进行 verilog 编程。
我想知道为什么我们使用某些输出 reg
reg
例如，reg [3:0] encoder_output 我们使用它是因为我们的 16 到 4 编码器有 4 个输出，对吗？我假设我们使用reg在需要“存储一些东西”时使用
reg [3:0] encoder_output
我的想法对吗？？
verilog xilinx vivado
verilog ×1
vivado ×1
xilinx ×1