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Verilog Display中不必要的空间

我试图以十进制显示一些32位值,除了我的%b和前一个字符之间奇怪的不必要的空格之外,这个工作正常.

例如:如果我有一个32位的reg a,其十进制值为33,我将使用这样的东西

initial
begin
    $display("a=%d;", a);
end
Run Code Online (Sandbox Code Playgroud)

cmd中的输出看起来与此类似:a = ___________________33;

该行只表示%b和前一个char之间的长空格.有人可以向我解释为什么会这样吗?我怎么能摆脱他们?

verilog spaces

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