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我想问一下我是否可以在 yosys 中验证我的设计。我重新合成了我的网表，使用 yosys 来获取执行（拓扑顺序）。

现在我想通过向网表插入一些输入并检查输出来检查此设计的验证。

例如，我为我的模型使用了 s27 benchmark，我想确保我的设计输出与 s27 benchmark 的输出匹配。我浏览了 yosys 手册，但不知道是什么命令执行此操作。另外，我使用了其他工具，例如 Veriwell。但我真的更喜欢使用 yosys。