我正在通过ModelSim运行一些VHDL.每个错误和警告都有自己的错误代码(如下所示:(vcom-1292) Slice range direction "downto" specified in slice with prefix of unknown direction.这只是一个示例消息;我理解它的含义.
我假设Mentor列出了所有可能的错误代码,并详细说明了它们的含义以及如何避免它们.我没有在ModelSim附带的PDF中找到此错误代码,也没有通过Google找到它.有人指点吗？
VHDL和Verilog的用途相同,但大多数工程师都喜欢这两种语言中的一种.我想找出谁喜欢哪种语言.
有关Verilog和VHDL之间分离的几十个神话和常见智慧.(ASIC/FPGA,欧洲/美国,商业/国防等)如果你四处询问,人们会一遍又一遍地告诉你同样的事情,但我想知道这些神话是否基于现实.
所以我的问题是:任何人都可以提供定量数据来源,表明谁使用VHDL,谁使用Verilog？再一次,我正在寻找数字,而不是寻找直觉和一般迹象.
VHDL配置可用于将组件绑定到具有不同名称的实体,甚至可以使用完全不同的端口.[查看此文章了解更多信息]
configuration c2 of testbench is
for str
for dut_inst : dut
use entity work.unrelated(rtl)
port map(
port1 => a,
port2 => b,
port3 => c,
port4 => "unused"
);
end for;
end for;
end configuration c2;
你们有没有见过这种商业项目项目？放弃一个看似无关的实体的目的是什么？为什么他们不只是改变实例化代码？
我可以弥补假设情况,但我对现实生活中的用例很感兴趣.
Emacs称自己为自我记录.这意味着您可以使用Emacs来读取在Emacs-Lisp文件中编码的文档.
有没有一种简单的方法可以将此文档导出为HTML,以便可以将文档放在网站上？我知道FSF在http://www.gnu.org/software/emacs/manual/emacs.html上发布文档,但并不是所有的Emacs模块都列在那里.
更新:我对elisp文件中的文档感兴趣,而不是texinfo文件.我还想要功能和"主要模式"的文档.在Emacs文档查看器中,这都是很好的超链接,如果它保存在HTML中会很棒.
在VHDL中有两种流行的编码状态机的方法:一个进程或两个进程.有传言(在一些大学教授)两个过程可能会产生更好的硬件.有没有人有这方面的确凿证据？我自己的初步测试表明,没有任何区别.
我正在寻找可重复的实验:两种编码风格的VHDL代码,以及如何合成它们的具体信息(哪个工具,哪些参数).
请帮我解决或确认两个过程导致更好的合成硬件的神话.
我为斯巴达3E板编写了VGA控制器的VHDL代码.代码模拟并且在没有下面代码中的重置和clk过程的情况下运行良好.但是在插入进程(reset,clk)之后,h_count和v_count计数器停止计数并在模拟中被驱动为未定义的XXXXX.我哪里错了.代码工作完美,没有clk,重置过程(粗体注释),我也测试了harware上的代码.
VGA控制器的代码
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
entity vga_controller is
port(clk : inout std_logic;
clk_50 : in std_logic;
hsync, vsync : out std_logic;
video_on : out std_logic;
x_pos, y_pos : out std_logic_vector(9 downto 0);
sw : in std_logic_vector(2 downto 0) := "100";
rgb : out std_logic_vector(2 downto 0)
);
end vga_controller;
architecture Behavioral of vga_controller is
signal h_count, v_count : unsigned(9 downto 0) := (others => '0');
begin
-- Frequency divider to get 25 MHz clk from 50 MHz …我有一个Drupal网站,我想显示不同的欢迎页面,具体取决于我的用户输入的个人资料字段.我无法使用全局$ user变量,因为用户不会自动登录(他们必须在他们登录之前使用他们的电子邮件地址).
我在哪里可以添加代码来设置重定向？我在形式验证器中尝试使用$ form ['#redirect']和$ form_state ['redirect'],但这不起作用.
我正在请求一些帮助,因为我完全陷入了我的VHDL项目,包括在Nios II上实现笛卡尔到极坐标转换器.我的所有VHD文件都编译没有错误,但是当我想在Modelsim上模拟整个块时,这就是我得到的
# Loading work.counter(a)
# ** Failure: (vsim-3807) Types do not match between component and entity for port "rn".
# Time: 0 ps Iteration: 0 Instance: /bench_conversor/uut/compt File: C:/Users/Sandjiv/Desktop/test_VHDL/counter.vhd Line: 23
# ** Failure: (vsim-3807) Types do not match between component and entity for port "thetan".
# Time: 0 ps Iteration: 0 Instance: /bench_conversor/uut/compt File: C:/Users/Sandjiv/Desktop/test_VHDL/counter.vhd Line: 24
# Fatal error in file C:/Users/Sandjiv/Desktop/test_VHDL/counter.vhd
# while elaborating region: /bench_conversor/uut/compt
# Load interrupted
这应该是很容易发现的错误,但我检查了我的类型一千次,它们似乎都匹配.这里遵循计数器,转换器(整个块)及其工作台的代码.他们再一次编译,但我只在Modelsim的模拟中得到这些错误.
COUNTER.VHD
library ieee;
use ieee.std_logic_1164.all;
use …