出于某种原因,我一直无法找到任何确定的资源或stackoverflow问题来回答这个问题:
当有符号数乘以时,verilog会处理输入和输出维数吗？
具体而言,如果我将带符号的32位与带符号的64位数相乘,会发生什么？所以,如果我有:
reg signed [31:0] a = -5;
reg signed [63:0] b = 5;
wire signed [63:0] c;
assign c = a*b;
c等于-25(在64位2的补码方案中)？
如果我将c声明为32位数怎么办？它仍然是-25(在32位2的补码方案中)？
谢谢!