我想创建一个VHDL实体,其中一个泛型可以改变另一个泛型的宽度.
entity lfsr_n is
generic (
WIDTH : integer := 32; -- counter width
POLYNOMIAL : std_logic_vector (WIDTH-1 downto 0) := "1000_0000_0000_0000_0000_0000_0110_0010"
);
不幸的是,似乎我不能在通用列表中稍后引用先前定义的通用.Active-HDL出现以下错误:
错误:COMP96_0300:modules/m3_test_load/lfsr_n.vhd :( 26,45):在接口列表完成之前,不能引用"WIDTH".
错误:COMP96_0077:modules/m3_test_load/lfsr_n.vhd:(26,66):未定义的表达式.预期类型'STD_LOGIC_VECTOR'.
一个解决方法是使POLYNOMIAL成为一个端口.但它恰当地应该是通用的,因为值在精化时是恒定的.我知道如果我将一个常量应用到端口,它将合成我想要的方式并将常量值优化到模块中,但我想找到一些使其成为通用的.有什么建议怎么做？
vhdl ×1