小编Kar*_*der的帖子

我有Altera DE2-115 FPGA,我尝试自学Verilog.我决定制作一个烟雾探测器,每当它闻到烟雾时,蜂鸣器响起(烟雾探测器输出一个数字信号).

这是我的试用版:

module fire(flag,clock,reset,fire,fire_state,firealarm);
  input        clock, reset, flag, fire;
  output [2:0] fire_state;
  output       firealarm; 

  wire         fire;
  reg    [2:0] fire_state;

  assign firealarm = (fire_state == 1) ? (flag ? 0 : 1) : 0;

  always @ (posedge clock)
    fire_state<= fire ? 1: 0;

end module

但它没有运行,我认为这段代码中有很多逻辑错误,请问有什么帮助吗？:)