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VHDL 项目的 gitignore

我开始用 VHDL 处理一个已经启动的项目:这个项目已经完成了许多模拟和编译。

我决定使用 Git 以便能够在多台计算机上工作,但我仍然需要将文件推送到存储库。由于该项目充满了 .exe 和其他编译输出文件,因此需要很长时间才能上传(我知道 Git 在转换为二进制文件方面效率非常低)。

然而,这是我第一次使用 VHDL,所以我无法区分源文件和模拟/编译输出。

我正在使用 Xilinx ISE 开发 Xilinx Spartan-6(无法判断它是 WebPack 还是 Design Suite,但我会说 WebPack)

我应该在 中包含哪些文件扩展名.gitignore

git compilation vhdl gitignore

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