小编sel*_*dge的帖子

Chisel是Verilog和VHDL等经典硬件描述语言(HDL)的替代品.我在Verilog的经验及其在工业界和学术界的现有流行表明,它是一种发达的成熟语言.

使用Chisel一段时间的人可以分享您的经验并帮助解释Chisel对经典HDL的效用吗？

到目前为止,我作为本科IC设计专业学生的经历包括:

• Verilog在工业中占据主导地位,并拥有广泛的仿真支持
• Chisel不支持Verilog所做的所有构造,例如模拟元素
• 凿子参数化为Verilog提供了相同的功能

寻找有关如何使用 RegEnable 作为向量的示例/建议。另外，我想控制输入和使能信号成为向量中寄存器索引的函数。

首先，如何声明 RegEnable() 的 Vector，其次如何迭代它并连接输入和启用。在 RegEnable() 情况下，声明和连接是在同一语句中进行的。就像是：

for (j <- 0 until len) {
    val pipe(j) = RegEnable(in(j),en(j))    
} 

上面的代码无法编译。& en 中还有向量或位选择