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系统verilog参数化接口,如何

嗨,我正在努力让我的头环绕接口......起初它们看起来很简单,但是一旦我开始使用参数化接口,我就无法将这些部分放在适当的位置。

说我有接口

interface my_if #( 
    parameter H_WIDTH = 64,
    parameter L_WIDTH = 8
);
logic [H_WIDTH -1:0]  a;
logic [L_WIDTH -1:0]  b;
logic                 ready;
modport in ( input a, input b, output valid);
modport out( output a, output b, input ready);
endinterface;
Run Code Online (Sandbox Code Playgroud)

我想将其用作模块中的端口

module my_module (
logic input clk,
logic input rst,
my_if.in    my_if
);
Run Code Online (Sandbox Code Playgroud)

首先我不知道如何设置我的接口的参数我尝试了以下而不是上面的:

my_if(#.H_WIDTH((64), .L_WIDTH(64)) my_if()
Run Code Online (Sandbox Code Playgroud)

my_if(#.H_WIDTH((64), .L_WIDTH(64)).in my_if()
Run Code Online (Sandbox Code Playgroud)

哪个不编译...

但是我该如何设置我的界面参数呢?PLZ 帮助我在谷歌上搜索了大量示例,但它们都非常基础。

顺便说一句,解决方案必须综合,因为这不是为了验证

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