是否可以在verilog中创建参数数组？例如,类似以下内容:
parameter[TOTAL-1 : 0] PARAM_ARRAY = {1, 0, 0, 2}
如果不可能,那可能是替代解决方案？
提前致谢
verilog hdl
hdl ×1
verilog ×1