这个问题是关于系统verilog宏。 我有一个顶级模块、子模块和一个子子模块。在顶层模块中实例化的子模块中实例化的子子模块。
`define abc 如果我在子模块中定义宏，里面编写的代码是否`ifndef abc会在顶级模块/子子模块中编译
`define abc
`ifndef abc
verilog hdl system-verilog system-verilog-assertions
hdl ×1
system-verilog ×1
system-verilog-assertions ×1
verilog ×1