在SystemVerilog中,是否可以使用属性打印整个对象？(这里我不知道在我的父类中声明了多少变量.)
verilog system-verilog
有人建议我如何获取不带“。”的实例化名称。如“ genblk1.name”，如果我使用generate for循环来创建更多模块实例。
我想要类似addr_1，addr_2的实例化名称（addr我的模块名称）
system-verilog ×2
verilog ×2