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在Verilog中实例化通用模块

我试图找出如何使用generate函数实例化一个通用模块,同时覆盖它的两个paramateres.

我有一个通用的仲裁器,我应该向它发送两个参数(HEIGHTSIZE).这两个参数也被定义为"顶部"模块中的参数

以下是我在顶层中实例化PRRA模块(内部模块)的方法.

genvar i;
generate for(i=0 ; i<M ; i=i+1)
begin
    PRRA arbiter (
        .clk(clk),
        .reset(reset),
        .request(request[i]),
        .grant(grant[i])
        );
end
endgenerate
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使用defparam不起作用.显然我错了.

我尝试在生成之前/之后/内部使用它但它没有通过:/

任何人都可以帮忙

generics verilog parameter-passing

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