小编Mic*_*elB的帖子

缩进在Verilog HDL中是否与在Python中一样重要？
或者更像是C++,重要的是你是否正确放置了{和}块？

编辑:这是我的教科书中写的:

always @(A or B or select)
  if(select == 1) m_out = A;
  else m_out = B;

这里看起来块是由缩进定义的.为什么会这样？