我没有.如果它有一个固定的长度,一遍又一遍地选择滞后和mod会给出相同的数字,不是吗？
c random numbers
我对我的代码进行了行为模拟,它运行得很好.结果如预测.当我合成我的代码并将其上传到spartan 3e FPGA并尝试使用chipcope进行分析时,结果甚至不如我预期的那样接近.我做错了什么？ http://pastebin.com/XWMekL7r
verilog synthesis fpga hdl xilinx
c ×1
fpga ×1
hdl ×1
numbers ×1
random ×1
synthesis ×1
verilog ×1
xilinx ×1