小编Shr*_*nav的帖子

我想设计一个用于连接16*2 LCD的Verilog代码.如在LCD中给出"命令"或"数据",我们必须给LCD的Enable引脚一个"高到低脉冲"脉冲,这意味着

**E=1;
Delay();//Must be 450ns wide delay
E=0;**

这个我混淆的地方我在Verilog中意味着合成 #是不允许的,所以我怎么能在这里给出延迟我附上下面的代码.必须注意的是,我尝试延迟我的代码,但我认为延迟不起作用所以请帮助我摆脱这个延迟问题......

             ///////////////////////////////////////////////////////////////////////////////////
             ////////////////////LCD Interfacing with Xilinx FPGA///////////////////////////////
             ////////////////////Important code for 16*2/1 LCDs///////////////////////////////// 
             //////////////////Coder-Shrikant Vaishnav(M.Tech VLSI)/////////////////////////////
             ///////////////////////////////////////////////////////////////////////////////////

 module lcd_fpgashri(output reg [7:0]data,output reg enb,output reg rs,output reg rw ,input CLK);
        reg [15:0]hold;
        reg [13:0]count=0;
        //Code Starts from here like C's Main......
        always@(posedge CLK)
        begin
        count=count+1; //For Delay

       //For LCD Initialization   
        lcd_cmd(8'b00111000);
        lcd_cmd(8'b00000001);
        lcd_cmd(8'b00000110);
        lcd_cmd(8'b00001100);

       //This is a String "SHRI" that I want to display
        lcd_data(8'b01010011);//S
        lcd_data(8'b01001000);//H
        lcd_data(8'b01010010);//R
        lcd_data(8'b01001001);//I
        end


        //Task …