我在不同的VHDL项目中一次又一次看到的一个问题是,顶级测试平台总是很大并且很难保持井井有条.基本上有一个主要的测试过程,其中每个测试信号都被控制或验证,随着时间的推移变得巨大.我知道您可以为较低级别的组件制作测试平台,但这个问题主要适用于顶级输入/输出测试.
我希望有某种层次结构来保持组织有序.我已经尝试过实现VHDL程序,但编译器非常不满意,因为它认为我试图从不同代码段分配信号......
VHDL中是否有可用于实现c编程的内联函数或#define预处理器替换宏的行为？如果没有,你能提出什么建议？能让我的顶级测试平台看起来像这样会让我高兴:
testClockSignals();
testDigitialIO();
testDACSignals();
...
在单独的文件中实现这些功能将是锦上添花.哈哈......我只想在C中编写和模拟测试台.